電子設計のミスを軽減する!進化したCSiEDA 6

CSiEDA Ver.6 New Release

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  • Design For Manufacture/製造容易性設計機能の向上

    設計者が製造工程における要件を把握する必要があり、設計作業時の検査項目に加える必要があります。CSiEDAVer6はDFM機能を大幅に強化し、設計から製造までの出戻りを大幅に軽減できます。

  • 電子設計指示共有による、設計ミス軽減

    設計指示、仕様への確認ミスも多発します。CSiEDA Ver6では回路設計データ内に基板設計指示、設計仕様を登録することができるようになりました。設計作業中に部品、配線など項目を選択するだけで、自動で指示内容を確認でき、ミスを防止します。

  • さくさく作業できる、50%スピードアップ

    ベタ描画時間、ベタ生成、印刷処理時間、面付け作業について、CSiEDA Ver6に関して、大幅なスピードの向上を実現いたしました。より快適にAW設計を行えるようになりましたので、一度ご体感ください。

CSiEDA Ver.6機能紹介

Design For Manufacture/製造容易性設計の
向上による出戻り軽減

基板設計時に製造に関連するチェック機能を強化しました。
シルクとの重なり、参照名の方向・交差チェック、レジストと配線など10項目のチェック機能を追加、チェック時間、設計リードタイムの短縮が可能になります。

電子設計指示共有による、設計ミス軽減

設計指示、仕様をプロジェクト単位で登録・共有可能です。
これまでEXCELやWORD/メモ、手書きで管理、指示していた設計指示を回路設計内に登録可能になります。
指示された部品、ネット、配線を選択することで、指示内容が表示されることで、回路設計者の意図・指示を確認しながら、PCB設計作業が可能になります。

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